本实验以Plus1 7021实践平台配套的FPGA子板和IP验证子板完成相关实验，FPGA子板的开发工具采用XILINX的Vivado集成开发环境7021实践平台配套的FPGA子板和扩展测试子板完成相关实验，FPGA子板的开发工具采用XILINX的Vivado集成开发环境(版本号为2016版本号为2018.23);为了方便将用户自己需要验证的IP方便连接到SOC系统中验证，本实验提供了相应的基础文件，如下
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5.6.1 Vivado 软件的安装
请用户自行安装Xilinx Vivado 2016.2以上版本；本实验使用, Vivado 2016.2版本2018.3以上版本；本实验使用Vivado 2018.3版本,安装完成后桌面出现如下图标
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5.6.2 FPGA实验项目的加载
双击Vivado图标开始运行,出现如下界面：
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点击红框Open Project, 出现如下界面
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选择7021fpga选择led_7segment_ctl/led目录下的led.xpr,出现如下界面
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完成项目的加载过程，如下
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上图红框的Preject Manager 实现项目的设置，包含源码的添加及修改等
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如下图所示，PLL的输入时钟来自FPGA子板上的25M时钟
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5.6.3.2 输出时钟设置：
PLL输出项目所需的三个时钟，介绍如下：
clk_out1/clk_out2 为FBIO 模组所需，其中本实验中clk_out1为36M,用户可通过修改的设置来改变FBIO TX/RX的传输速度；
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set_property IOSTANDARD LVCMOS33 [get_ports FPGA_LED*]
FPGA 编程相关配置，用户不需要修改
set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design]
set_property BITSTREAM.CONFIG.CONFIGRATE 50 [current_design]
set_property CONFIG_VOLTAGE 1.8 [current_design]
set_property CFGBVS GND [current_design]
set_property BITSTREAM.CONFIG.SPI_32BIT_ADDR YES [current_design]
set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 4 [current_design]
set_property BITSTREAM.CONFIG.M0PIN PULLNONE [current_design]
set_property BITSTREAM.CONFIG.M1PIN PULLNONE [current_design]
set_property BITSTREAM.CONFIG.M2PIN PULLNONE [current_design]
set_property CONFIG_MODE SPIx4 [current_design]
set_property BITSTREAM.CONFIG.USR_ACCESS TIMESTAMP [current_design]
5.6.6 FPGA实验项目的实现
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上图的3个红框依次运行，完成项目的综合，布局布线的实现以及烧录文件的生成
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首先按左图红框所示顺序启动下载，得到右图所示Hardware 界面
1) FPGA 代码到下载到内部的SRAM
可实现在线运行及调试，调电后需要重新下载可实现在线运行及调试，掉电后需要重新下载
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点击红框Program Device下载FPGA 代码到SRAM
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点击红框Program完成下载
点击红框Program Device完成下载
2) FPGA 代码到下载到外部的Flash
当用户的FPGA代码调试完毕需要固化到板上的Flash时，进行如下操作
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点击红框Add Configuration Memory Device 开始固化FPGA 代码到板上Flash，如下：
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点击OK,出现如下配置文件加载
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点击OK开始对配置SPI Flash 进行编程
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